The Easy Steps to Calculate Sampling Clock Jitter for Isolated, Precision High Speed DAQs

作者：Lloben Paculanan，ADI应用开发工程师 John Neeko Garlitos，ADI产品应用工程师

简介

出于鲁棒性、安全性、高共模电压考量，或为了消除可在测量中带来误差的接地环路，许多数据采集(DAQ)应用都需要隔离DAQ信号链路径。ADI的精密高速技术使系统设计人员能够在相同的设计中实现高交流和直流精度，无需牺牲直流精度来换取更高的采样速率。然而，为实现高交流性能，如信噪比(SNR)，系统设计人员必须考虑采样时钟信号或控制ADC中采样保持(S&H)开关的转换启动信号上的抖动所带来的误差。随着目标信号和采样速率的增加，控制采样保持开关的信号抖动会成为主要误差源。

当DAQ信号链被隔离之后，控制采样保持开关的信号一般来自进行多通道同步采样的背板。系统设计人员选择低抖动数字隔离器至关重要，以使进入ADC的采样保持开关的控制信号具有低抖动。精密高速ADC应首选使用LVDS接口格式，以满足高数据速率要求。它还会对DAQ电源层和接地层带来极小的干扰。本文将说明如何解读ADI公司的LVDS数字隔离器的抖动规格参数，以及与精密高速产品（例如ADAQ23875DAQ μModule®解决方案）接口时，哪些规格参数比较重要。本文的这些指导说明也适用于其他带有LVDS接口的精密高速ADC。在介绍与ADN4654千兆LVDS隔离器配合使用的ADAQ23875时，还将说明计算对SNR预期影响采用的方法。

抖动如何影响采样过程

通常，时钟源在时域中存在抖动。在设计DAQ系统时，了解时钟源中包含多少抖动是非常重要的。

图1展示了非理想型振荡器的典型输出频谱，在1 Hz带宽时噪声功率与频率成函数关系。相位噪声的定义为指定频率偏移fm下1 Hz带宽内的噪声与基波频率fo下振荡器信号幅度的比率。

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采样过程是采样时钟与模拟输入信号的乘法。这种时域中的乘法相当于频域中的卷积。所以，在ADC转换期间，ADC采样时钟的频谱与纯正弦波输入信号卷积，使得采样时钟或相位噪声上的抖动出现在ADC输出数据的FFT频谱中，具体如图2所示。

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隔离式精密高速DAQ应用

多相功率分析仪就是一个隔离式精密高速DAQ应用示例。图3显示典型的系统架构，其中通道与通道之间隔离，通过共用背板用于与系统计算或控制器模块通信。在本示例中，我们选择ADAQ23875精密高速DAQ解决方案，因为其尺寸小，所以能够在狭小空间内轻松安装多个隔离DAQ通道，从而可以减轻现场测试应用中移动仪器的重量。使用LVDS千兆隔离器(ADN4654)将DAQ通道与主机箱背板隔离。

通过隔离每个DAQ通道，可以在不损坏输入电路的情况下，将每个通道直接连接至具有不同共模电压的传感器。每个隔离DAQ通道的接地跟踪具有一定电压偏移的共模电压。如果DAQ信号链能够跟踪与传感器相关的共模电压，就无需使用输入信号调理电路来支持较大的输入共模电压，并消除对下游电路来说较高的共模电压。这种隔离还可带来安全性，并消除可能会影响测量精度的接地环路。

在功率分析仪应用中，在所有DAQ通道中实现采样事件同步至关重要，因为与采样电压相关的时域信息不匹配会影响后续计算和分析。为了在通道间同步采样事件，ADC采样时钟通过LVDS隔离器从背板发出。

在图3所示的隔离式DAQ架构中，以下这些抖动误差源会增加控制ADC中采样保持开关的采样时钟上的总抖动。

1. 参考时钟抖动

采样时钟抖动的第一来源是参考时钟。该参考时钟通过背板传输至每个隔离式精密高速DAQ模块和其他插入背板的测量模块。该时钟用作FPGA的时序参考；所以，FPGA中的所有事件、数字模块、PLL等的时序精度都取决于参考时钟的精度。在没有背板的某些应用中，使用板载时钟振荡器作为参考时钟源。

2. FPGA抖动

采样时钟抖动的第二来源是FPGA带来的抖动。注意，FPGA中包含一条触发-执行路径，并且FPGA中PLL和其他数据模块的抖动规格都会影响系统的整体抖动性能。

3. LVDS隔离器抖动

采样时钟抖动的第三来源是LVDS隔离器。LVDS隔离器产生附加相位抖动，会影响系统的整体抖动性能。

4. ADC的孔径抖动

采样时钟抖动的第四来源是ADC的孔径抖动。这是ADC本身固有的特性，请参阅数据手册查看具体定义。

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有些参考时钟和FPGA抖动规格基于相位噪声给出。要计算对采样时钟的抖动贡献，需要将频域中的相位噪声规格转化为时域中的抖动规格。

根据相位噪声计算抖动

相位噪声曲线有些类似于放大器的输入电压噪声频谱密度。与放大器电压噪声一样，最好在振荡器中使用1/f低转折频率。振荡器通常用相位噪声来描述性能，但为了将相位噪声与ADC的性能关联起来，必须将相位噪声转换为抖动。为将图4中的图与现代ADC应用关联起来，选择100 MHz的振荡器频率（采样频率）以便于讨论，典型曲线如图4所示。请注意，相位噪声曲线由多条线段拟合而成，各线段的端点由数据点定义。

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计算等量rms抖动时，第一步是获取目标频率范围中的积分相位噪声功率，即曲线区域A。该曲线被分为多个独立区域（A1、A2、A3和A4），每个区域由两个数据点定义。假设振荡器与ADC输入端之间无滤波，则积分频率范围的上限应为采样频率的2倍，这近似于ADC采样时钟输入的带宽。积分频率范围下限的选择也需要一定的斟酌。理论上，它应尽可能低，以便获得真实的rms抖动。但实际上，制造商一般不会给出偏移频率小于10 Hz时的振荡器特性，不过这在计算中已经能够得出足够精度的结果。多数情况下，如果提供了100 Hz时的特性，则选择100 Hz作为积分频率下限是合理的。否则，可以使用1 kHz或10 kHz数据点。还应考虑，近载波相位噪声会影响系统的频谱分辨率，而宽带噪声则会影响整体系统信噪比。最明智的方法或许是对各区域分别积分，并检查各区域的抖动贡献幅度。如果使用晶体振荡器，则低频贡献与宽带贡献相比，可能可以忽略不计。其它类型的振荡器在低频区域可能具有相当大的抖动贡献，必须确定其对整体系统频率分辨率的重要性。各区域的积分产生个别功率比，然后将各功率比相加，并转换回dBc。已知积分相位噪声功率后，便可通过下式计算rms相位抖动（单位为弧度）：

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以上结果除以2πf0，便可将用弧度表示的抖动0转换为用秒表示的抖动：

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更多详细信息，请参阅“MT-008教程：将振荡器相位噪声转化为时间抖动”。

量化参考时钟抖动

高性能DAQ系统中使用的参考时钟源一般为晶体振荡器，与其他时钟源相比，它可以提供更出色的抖动性能。

我们一般使用表1所示的示例在数据手册中定义晶体振荡器的抖动规格。在量化参考时钟的抖动贡献时，相位抖动是最重要的规格指标。相位抖动通常定义为边沿位置相对于平均边沿位置的偏差。

表1.数据手册中给出的晶体振荡器抖动规格示例